- O flash de 5 bits de célula dividida SK Hynix aumenta a densidade do SSD sem reduzir significativamente a complexidade da produção
- O paralelismo estilo RAID-0 em NAND de célula dividida aumenta drasticamente a velocidade de leitura
- Cada meia célula reduz o estresse de tensão, ampliando a durabilidade do flash de cinco bits
A indústria flash NAND continua buscando maneiras de aumentar a densidade de armazenamento à medida que a demanda aumenta de centros de dadosdispositivos de consumo e Ferramentas de IA.
O dimensionamento convencional por meio de camadas NAND 3D adicionais tornou-se cada vez mais complexo, caro e difícil de fabricar de forma consistente.
Embora o flash QLC de quatro bits já esteja em produção comercial, a mudança para o flash PLC de cinco bits permaneceu impraticável devido a problemas de confiabilidade e resistência vinculados aos limites de detecção de tensão.
Como o flash de célula dividida muda a equação
A SK Hynix introduziu uma abordagem diferente conhecida como tecnologia de células multi-site. Em vez de forçar uma única célula NAND a manter todos os 32 estados de tensão, o projeto divide a célula em duas meias-células independentes.
Cada metade armazena seis estados de tensão, que se combinam para representar um valor de cinco bits. Este design reduz a aglomeração de tensão enquanto mantém a densidade geral de bits.
As duas meias-células operam em paralelo como uma única unidade lógica, semelhante à forma como o RAID-0 espalha dados entre discos rígidos para aumentar o rendimento.
Nesse caso, os estados de tensão se combinam durante o acesso, em vez de serem distribuídos em dispositivos separados.
A forma física da célula é elíptica em vez de circular, o que permite espaço para uma parede isolante entre as metades e conexões separadas de linhas de bits.
SK Hynix afirma que lacunas de tensão mais amplas dentro de cada meia célula reduzem o vazamento de elétrons e encurtam o tempo de programação.
As duas metades são lidas simultaneamente, o que a empresa afirma oferecer velocidades de leitura mais rápidas em comparação com designs de PLC convencionais.
Este método também melhora a resistência, pois o estresse de tensão mais baixo reduz o desgaste da célula.
A SK Hynix demonstrou wafers funcionais na conferência IEDM de 2025, sinalizando que o conceito vai além da simulação.
A abordagem de célula dividida requer etapas adicionais do processo de semicondutores, incluindo divisão celular e preenchimento de lacunas, o que aumenta custo e complexidade.
Enquanto a SK Hynix avalia a capacidade de fabricação, outros fabricantes de flash, incluindo SamsungEspera-se que Micron, Kioxia e Sandisk estudem ideias semelhantes.
O conceito não promete mais barato SSDsapenas os mais densos, e não elimina a função dos discos rígidos na capacidade de armazenamento em grande escala.
Se os fabricantes puderem produzir células multi-site em escala, o flash PLC poderá finalmente se tornar viável sem as graves desvantagens observadas em projetos anteriores.
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